Ceit home

Home

آزمایشگاه معماری کامپیوتر

 

Computer Architecture Lab

Fall 2006

  Syllabus

هدف از این آزمایشگاه آشنائی با معماری یک کامپیوتر است. برای پیاده سازی این کامپیوتر از زبان توصیف سخت افزار VHDL استفاده خواهد شد. بنابراین یادگیری این زبان در حد لزوم برای همه دانشجویان این درس اجباری خواهد بود. علاوه بر آن در این آزمایشگاه با برخی از ابزارهای طراحی دیجیتال نظیر نرم افزارهای Modelsim، Leonardo، Synplify،Quartus، ISE استفاده می شود. نحوه استفاده از این ابزارها در کلاس تدریس خواهد شد.

کامپیوتر انتخاب شده برای این آزمایشگاه یک ماشین تک سیکل MIPS است که جزئیات کامل آن در کتاب Hennessy & Patterson  موجود است. لازم است که فصول 3 و5 این کتاب بدقت مطالعه شود. در فصل 3 این کتاب مجموعه دستورالعمالهای MIPS  و در فصل 5 آن معماری تک سیکل این پردازنده بررسی شده است.

در سه یا چهار جلسه ابتدایی این آزمایشگاه، زبان توصیف سخت افزای VHDL با کمک مثالهای عملی و با کمک ابزارهای شبیه سازی موجود آموزش داده می شود. سپس معماری MIPS در طول جلسات بعدی به طور کامل معرفی و به کمک زبان VHDL پیاده سازی می شود. پس از پیاده سازی این پردازنده در ادامه این دوره امکانات جانبی نظیر خط لوله، سیستم تست و ... به آن افزوده خواهد شد.

 در انتهای دوره نیز پروژه هایی با عنوانهای مرتبط با معماری کامپیوتر مانند پیاده سازی پردازنده های خاص و پیاده سازی سیستم های مشابه برای دانشجویان تعریف خواهد شد.

 

 ارزیابی درس:

              حضور و غیاب:   5%

              فعالیت کلاسی:     15%

              امتحان پایان ترم:  20%

              تمرینات:            35%

               پروژه:             25%

 

کتاب های مرجع:

David A. Patterson and John L. Hennessy. Computer Organization and Design: The Hardware/Software Interface, Morgan Kaufmann Publishers, Inc., 3rd Ed. 2004.

 

Volnei A. Pedroni, Circuit Design with VHDL, MIT Press, 2005

 

Enoch O. Hwang, Microprocessor Design Principles and Practices With VHDL, Brooks/Cole, 2004

 

 

 اساتید درس:

                  مهندس مصطفی صالحی - مهندس حسن اصغریان

سایت مدرسین درس: http://ce.aut.ac.ir/~asgharian/calab
 

 

     

 منابع:

 

راهنمای VHDL

 

 

کتاب مرجع (VHDL)

 

 

کتاب مرجع یک (معماری کامپیوتر)

 

Syllabus

طراحی سطح گیت در VHDL (مقایسه کننده، جمع کننده، اصول شبیه سازی، معرفی Modelsim)

آزمایش  اول

طراحی جریان داده ای و رفتاری در VHDL (دیکودر، انکودر، مالتی پلکسر)

آزمایش  دوم

طراحی ضرب کننده و یک ALU

آزمایش  سوم

آشنایی با پیاده‌سازی مدارهای ترتیبی

آزمایش  چهارم

طراحی واحد‌های حافظه کامپیوتری و روش‌ها

آزمایش  پنجم

Course Email: AUT.CA.LAB@gmail.com
 

Last update: 21/10/2006